2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时Sobel边缘检测加速器，如何从梯度计算和流水线角度设计？
最近在准备FPGA岗位面试，看到很多面经里都有图像处理加速器的问题。如果面试官让我现场手撕一个Sobel边缘检测，我该怎么回答？具体来说，如何用Verilog实现3x3卷积核的并行计算，以及怎么通过行缓冲（line buffer）来流水线处理像素流？还有，AXI4-Stream接口的tlast和tvalid信号在边界像素处怎么处理？希望有面试经验的大佬给个回答框架，最好能画出流水线结构图。
电路板玩家
