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2026年，FPGA工程师面试被问AXI4-Stream数据包重排序，如何用Verilog实现并保证时序？

嵌入式开发小白

1小时前

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最近面试一家AI芯片公司，面试官问如何用Verilog实现一个支持AXI4-Stream的数据包重排序模块，要求对乱序到达的数据包按ID号重新排序，并保证吞吐量不低于1包/时钟。我现场画了基于双端口BRAM的排序缓冲区，但面试官追问了如何解决数据冲突和死锁？有没有大佬分享过实战经验或者开源方案？

嵌入式开发小白

嵌入式开发小白

这家伙真懒，几个字都不愿写！

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