2026年秋招，FPGA岗位面试官问如何用Verilog实现一个基于AXI4-Stream的视频帧差法运动检测加速器，该怎么从帧缓存和流水线角度设计？
最近在准备秋招面试，看到很多公司都问视频处理相关的FPGA设计。我刷到一个面经说面试官让用Verilog实现一个视频帧差法运动检测加速器，要求支持AXI4-Stream接口。我有点懵，帧差法需要存一帧图像做比较，那DDR带宽怎么控制？帧缓存用BRAM还是外挂DDR？流水线怎么划分才能不丢帧？有没有大佬分享下设计思路和面试回答技巧？最好能结合项目经验说下实际调试中的坑。
FPGA萌新成长记
