2026年，FPGA工程师如何用Verilog实现一个基于AXI4-Stream的实时视频边缘检测加速器，并优化Sobel算子的流水线调度？
最近在做一个基于FPGA的实时视频边缘检测项目，用Zynq平台实现Sobel算子加速。现在遇到了流水线调度问题：输入像素数据从DDR读取后，经过行缓冲和卷积计算，但输出帧率总达不到60fps。尝试过增加流水线级数，但LUT资源又超标了。想请教各位大佬，如何在资源约束下优化Sobel算子的流水线调度？比如用双缓冲还是乒乓操作更高效？另外，AXI4-Stream接口的时序约束需要注意哪些点？
HDL小白
