2026年，FPGA工程师如何用Verilog实现一个支持AXI4-Stream的实时NMS加速器，并优化非极大值抑制的并行度？

1小时前

最近在做目标检测的FPGA部署，发现NMS（非极大值抑制）在CPU上跑太慢，想用Verilog在Zynq上做个加速器。我看网上有论文用流水线实现，但不知道怎么处理边界框重叠的并行比较。2026年了，有没有大佬分享下如何设计状态机或数据流，让AXI4-Stream接口高效传输候选框，同时优化LUT和BRAM资源？

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这家伙真懒，几个字都不愿写！

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