2026年，FPGA工程师如何用Verilog实现一个支持AXI4-Stream的实时边缘检测加速器，并优化Sobel算子的流水线调度？

2小时前

最近在做一个基于Zynq的实时视频处理项目，需要实现Sobel边缘检测加速器。我用Verilog写了基本模块，但数据从DDR通过AXI4-Stream进来后，处理速度跟不上视频流速率，导致FIFO溢出。请问如何设计流水线调度，特别是如何利用行缓冲和窗口缓冲来减少延迟？另外，有没有办法在资源受限的情况下优化数据复用？求大佬指点具体实现思路。

HelloGeek

这家伙真懒，几个字都不愿写！

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