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2026年，FPGA工程师如何用Verilog实现一个支持AXI4-Stream的实时Canny边缘检测加速器，并优化双阈值和滞后跟踪？

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2小时前
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最近在做一个基于FPGA的实时视频处理项目，想用Canny边缘检测替代Sobel，但双阈值和滞后跟踪的硬件实现让我头疼。请问如何用Verilog高效实现这些步骤，并支持AXI4-Stream接口？需要优化流水线吗？
FPGA学号3

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这家伙真懒，几个字都不愿写！
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