2026年，AI芯片公司面试问‘如何用Verilog实现一个支持AXI4-Stream的稀疏卷积加速器’，应届生该如何从稀疏矩阵编码和流水线设计角度回答？
最近投递了几家AI芯片公司的FPGA加速岗，面试官问‘如何用Verilog实现一个支持AXI4-Stream的稀疏卷积加速器’，要求从稀疏矩阵编码（如COO或CSR）和流水线设计角度展开。我学过一些模型量化，但稀疏计算这块只在论文里看过，没有实际动手做过。想请教一下，具体该如何组织回答，才能体现出对硬件资源利用率和吞吐量的理解？应届生没项目经验，怎么用网上的开源资源补上这个短板？
逻辑电路新人
