2026年春招，面试‘数字IC DFT工程师’时，除了基本的扫描链（Scan Chain）、边界扫描（JTAG）和内建自测试（BIST），现在是否会深入考察‘ATPG向量生成与压缩’、‘测试功耗优化’、‘针对小延迟缺陷（SDD）的测试方法’以及‘与后端设计协同的时序收敛’问题？该如何准备？
我是一名微电子专业硕士，研究方向偏向DFT，有相关的课程项目和自学经验。准备参加2026年春招的数字IC DFT工程师岗位面试。我知道基础概念必须掌握，但听说现在面试问得很深，会问到实际工程中的难点，比如如何提高ATPG的故障覆盖率同时压缩测试向量体积，如何降低测试模式下的功耗以避免芯片损坏，以及如何检测小延迟缺陷这类更隐蔽的故障。此外，DFT设计与后端物理实现的交互也越来越重要。想请教业内前辈，针对这些深入的、工程性强的考察点，我应该如何准备？有哪些实战性的资料或项目可以加深理解？
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