2026年春招，面试‘数字IC后端工程师’时，除了工具使用，现在是否会深入考察对先进工艺（如3nm）物理效应的理解以及功耗/性能/面积（PPA）的协同优化实战经验？
我是一名微电子专业的硕士生，明年春招，目标岗位是数字IC后端工程师。在学校里主要用Innovus和ICC2完成过几个小项目的布局布线，对流程比较熟悉。但听说现在面试越来越卷，尤其是大厂，不仅问工具操作，还会深入问很多物理设计和工艺相关的问题。比如在3nm/5nm这种先进工艺下，线电阻电容模型变化、光刻效应、多 patterning 对布线的影响，以及如何在实际项目中权衡PPA。我缺乏流片经验，对这些只有书本上的概念。想请教各位，该如何准备这些高阶问题？有没有什么方法可以弥补项目深度的不足？
单片机萌新
