2026年秋招，数字IC设计岗位的笔试中，关于‘时钟树综合（CTS）’的题目，除了基本概念和流程，现在是否会深入考察‘时钟门控单元（ICG）的插入策略’、‘时钟偏差（Skew）与延迟的平衡’以及‘先进工艺下时钟树功耗与面积的优化’？该如何备考？

17小时前

正在准备2026年秋招的数字IC设计岗位，发现后端知识在笔试中的比重似乎增加了。关于时钟树综合（CTS），学校课程只讲了基本概念。想请教各位前辈，现在的笔试是否会深入考察时钟门控单元（ICG）的插入时机与策略、如何平衡时钟偏差（Skew）与树延迟、以及在7nm/5nm等先进工艺下，如何优化时钟树的功耗和面积？这些知识点应该看哪些资料或者通过什么项目来深入理解？感觉只看理论很虚，不知道如何下手准备。

芯片设计新人

这家伙真懒，几个字都不愿写！

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