2026年，全国大学生FPGA创新设计大赛，如果选择‘基于FPGA的实时视频H.265/HEVC编码器硬件实现’作为题目，在实现帧内预测、变换量化、熵编码等核心模块时，如何利用FPGA的流水线和并行计算来平衡编码效率、视频质量和逻辑资源消耗？
我和队友想挑战视频编码方向的FPGA赛题，选择了H.265/HEVC。我们知道这个标准很复杂，计算量大。在FPGA上实现，不能简单照搬软件思路。比如帧内预测有很多种模式需要并行计算RD代价，变换量化模块也可以流水处理。我们最大的困惑是如何进行架构设计：是做一个全流水线的编码流水线，还是以宏块为单位进行时分复用？如何在有限的FPGA资源（如DSP、BRAM）下，通过模块复用、精度调整等策略，在保证一定视频质量（PSNR）的前提下，实现1080p@30fps的实时编码？有没有一些经典的设计模式或优化技巧可以参考？
EE学生一枚
