2026年秋招，应聘‘芯片低功耗设计工程师’岗位，除了常见的门控时钟、电源门控、多电压域技术，现在面试是否会深入考察‘近阈值电压设计’、‘动态电压频率缩放（DVFS）的硬件实现’以及‘针对AI芯片的细粒度功耗建模与优化’？

从面试官（某AI芯片初创公司技术负责人）的角度给你一些直接建议。是的，你提到的这三个方面，在我们的面试中都会涉及，但考察的深度会根据候选人的经验和岗位级别调整。对于应届生，我们更看重的是对概念的准确理解和解决问题的思路，而不是具体的实现细节。

对于近阈值电压设计，我可能会问：“如果让你为一个始终开启（always-on）的物联网传感器模块设计近阈值电压电路，你会主要考虑哪些非理想因素？如何保证功能正确？” 我希望听到工艺角（corner）变化、老化（aging）、以及可能的错误检测与纠正机制（如 Razor flip-flop）等关键词。这考察的是你是否理解这项技术的风险和缓解措施。

DVFS硬件控制环路，应届生层面，期望你能说清楚一个典型的闭环DVFS系统包含哪些部分：性能监控单元（如性能计数器）、控制算法（硬件状态机或软件）、电压调节器和时钟发生器。能解释开环和闭环控制的区别，以及响应速度与稳定性的权衡，就已经很不错了。

针对AI芯片的功耗建模与优化，这是重点。我们一定会问。你需要知道AI芯片（尤其是NPU）的功耗构成：数据移动（片外DDR、片内网络、寄存器文件）通常是大头，计算单元（MAC阵列）本身反而占比可能没那么高。优化思路要围绕减少数据移动展开，比如通过优化数据流（output stationary, weight stationary等）、利用稀疏性（剪枝、激活稀疏性带来的门控机会）、以及内存层次设计。如果你能在面试中清晰画出MAC阵列的数据流图，并分析不同数据流下的功耗分布，那会是巨大的亮点。

准备方法：1. 梳理你的项目，把每一个低功耗决策背后的量化分析和权衡讲清楚。2. 找一两篇经典的架构级低功耗论文精读（比如Eyeriss的论文）。3. 了解业界标准工具（如PrimeTime PX）在功耗建模中的作用。展现出你有“建模-分析-优化”的闭环思维，而不仅仅是知道技术名词。

作为去年秋招上岸某手机SoC大厂的过来人，分享一下我的面试经历。你提到的这几个方向，确实越来越被问到了，尤其是AI芯片公司和手机芯片公司。近阈值电压设计，面试官不会要求你精通，但会考察你是否了解其核心挑战（比如工艺波动导致时序问题加剧）和适用场景（对性能不敏感但对功耗极度敏感的IoT场景）。DVFS的硬件实现，我被问到过“从软件发起DVFS请求到硬件最终调整电压频率，整个流程中硬件需要哪些模块协同工作”，这就会涉及到电压调节器（LDO或开关电源）、时钟生成单元（PLL/DLL）、以及硬件状态机或微控制器（比如电源管理单元PMU）的设计考量。关于AI芯片的功耗，重点准备一下“数据搬运功耗远大于计算功耗”这个痛点，以及如何通过数据复用（比如权重固定、激活数据复用）、内存分级（片上SRAM、近存计算）来优化。建议你深入研究一两个你项目里用到的低功耗技术，把背后的硬件机制和trade-off想清楚，面试时能讲出深度，比泛泛而谈一堆技术名词要强得多。

另外，可以找一些近年ISSCC、VLSI Symposium上关于低功耗AI芯片的论文看看，了解业界前沿在用什么方法，面试时提到这些会很加分。