2026年秋招，应聘‘芯片低功耗设计工程师’岗位，除了常见的门控时钟、电源门控、多电压域技术，现在面试是否会深入考察‘近阈值电压设计’、‘动态电压频率缩放（DVFS）的硬件实现’以及‘针对AI芯片的细粒度功耗建模与优化’？
我是一名微电子专业硕士，研究方向是数字IC低功耗设计，有相关流片项目经验。正在准备2026年秋招，目标岗位是芯片低功耗设计工程师。我知道基础的低功耗技术是必考的，但听说现在随着AI芯片和物联网芯片对能效要求越来越高，面试问题也变得更深入和前沿。想请教一下各位面试官或过来人，除了教科书上那些经典方法，现在公司（尤其是做AI芯片、手机SoC、可穿戴芯片的公司）是否会重点考察像近阈值电压设计这种更激进的技术？以及DVFS的硬件控制环路如何设计？还有，对于AI芯片中大量存在的MAC阵列，有没有特定的功耗建模和优化方法会被问到？我应该如何准备这些更深层次的问题？
FPGA学员5
