2026年秋招，应聘‘芯片DFT（可测试性设计）工程师’岗位，笔试和面试中，除了常见的Scan、MBIST、JTAG原理，现在是否会深入考察‘ATPG向量生成与压缩’、‘测试功耗管理’、‘以及针对AI芯片大规模存储阵列（SRAM）的BIST设计挑战’？
我是微电子专业硕士，课题方向偏DFT，秋招想找DFT工程师的工作。我已经复习了Scan插入、MBIST、Boundary Scan这些基础知识。但听说现在芯片规模越来越大，尤其是AI芯片，对DFT的要求更高了。想请教一下，在今年的秋招中，头部公司的DFT笔试和面试，会不会深入到一些更工程化的问题？比如：
1. ATPG工具生成的测试向量太大，如何压缩？压缩的原理和代价是什么？
2. 测试时功耗可能比功能模式还高，有什么方法管理测试功耗？
3. AI芯片里有很多巨大的SRAM阵列，给它们做BIST和修复（Repair）有什么特别的难点和方案？
如果会考，我该从哪里入手准备这些进阶知识？我要回答answer.notCanPublish回答被采纳奖励100个积分
电子萌新小张
