2026年，想用Verilog在FPGA上实现一个简易的‘卷积神经网络加速器’作为毕设，在实现卷积、池化和全连接层时，如何设计一个可配置、数据复用的计算单元来优化资源利用？
毕设题目定了，是用FPGA实现一个支持MNIST手写数字识别的CNN加速器。导师要求不能直接用HLS或Vitis AI，得用Verilog写底层硬件。我现在卡在了计算单元的设计上。如果为每一层都设计专用的硬件，资源肯定不够。我想设计一个通用的、可以通过配置执行不同操作（卷积、池化等）的计算单元，并让数据在其中复用。但具体该怎么设计数据通路、控制状态机，以及如何安排权重和输入数据的缓存（比如用双端口RAM）才能提高效率？有没有一些经典或开源的微架构可以参考？我要回答answer.notCanPublish回答被采纳奖励100个积分
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