2026年，想用一块低成本FPGA（如Intel Cyclone 10 LP）实现‘物联网节点加密协处理器’作为毕设，在实现AES或国密SM4算法时，如何通过流水线和资源共享在面积和功耗严格受限下保证加解密吞吐量？
我的毕业设计题目是基于FPGA的物联网节点安全协处理器。导师要求使用成本极低的FPGA（比如Intel Cyclone 10 LP系列），重点优化面积和功耗，同时还要满足一定的加解密吞吐量要求（比如支持传感器数据实时加密）。我打算实现AES-128或者国密SM4算法。现在很纠结架构设计：如果采用全流水线，吞吐量高但面积和功耗可能超标；如果采用迭代结构，面积小了但吞吐量可能不够。有没有一种折中的设计方法？比如部分流水线+资源共享？在具体实现时，S盒是用查找表还是组合逻辑实现更省资源？如何利用工具准确评估和优化设计的面积和功耗？求大神指点具体的设计思路和优化技巧。
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