2026年，想用一块带有高速收发器的FPGA开发板（如Intel Stratix 10）复现一篇关于‘时间敏感网络（TSN）交换机’的顶会论文，在实现时间同步（802.1AS）、流量整形（802.1Qbv）等关键协议时，最大的工程挑战是什么？
我是网络方向的研究生，想用FPGA硬件加速来实现TSN交换机，作为科研项目。选中了一篇架构比较清晰的顶会论文，准备用Stratix 10 GT开发板复现。论文提到了精确时间同步（gPTP）、时间感知整形器（TAS）等核心模块。虽然算法原理看懂了，但真正用HDL实现时感觉无从下手。请问：1. 实现亚微秒级的时间同步（硬件时间戳、时钟伺服环路）在FPGA上最大的挑战是时序精度还是资源开销？2. 对于TAS这种需要严格按调度表开关门控的队列管理，如何设计硬件调度器才能保证极低抖动且不丢包？3. 在验证这种复杂网络系统时，除了仿真，是否有必要搭建真实的网络测试床？有没有相关的开源测试框架或TSN IP核可以参考？
嵌入式开发小白
