2026年，想用FPGA和开源RISC-V核搭建一个‘教学用微处理器安全扩展’实验平台，实现侧信道攻击（如功耗分析）演示与防护，在FPGA上该如何设计可观测的功耗模型和注入故障的机制？
我对硬件安全很感兴趣，想作为毕业设计做一个基于FPGA的微处理器安全实验平台。核心想法是用一个开源RISC-V软核（比如VexRiscv），在FPGA上实现一个可以演示简单侧信道攻击（比如通过分析功耗迹猜测密钥）和故障注入攻击的环境。难点在于，如何在FPGA这种数字平台上模拟或采集有意义的“功耗”信息？以及如何可控地注入故障（比如时钟毛刺）？有没有前辈做过类似的项目，可以分享一下架构思路或开源参考？我要回答answer.notCanPublish回答被采纳奖励100个积分
FPGA学号3
