2026年春招，对于想应聘‘芯片DFT（可测性设计）工程师’的应届生，面试通常会考察哪些关于Scan、MBIST、Boundary Scan的原理和实现细节？需要自己用EDA工具跑过完整流程吗？

从招聘方的角度简单说几句。我们招应届DFT工程师，核心是考察基础扎实度和学习潜力。

原理部分，Scan必须深入。我们会问到：Scan插入后如何保证时序（scan enable信号如何控制）？ATPG的pattern如何验证其正确性？功耗感知测试为什么重要，如何实现？MBIST会问：除了检测故障，MBIST如何定位故障的具体位置（fault diagnosis）？Boundary Scan的BSD描述文件是干什么用的？

工具经验是重要的实践体现。没有商用工具经验确实是个短板，但不是死穴。你需要通过其他方式证明你的实践能力：比如详细分析一个开源CPU核（如RISC-V）的DFT相关代码；或者用Verilog自己写一个极简的BIST Controller；又或者深入研究某个DFT相关论文并复现其方法。关键是要有一个能讲清楚的、体现你DFT思维的“项目”，哪怕很小。

快速弥补缺口，建议：1. 精读一本经典教材如《Digital Systems Testing and Testable Design》；2. 在GitHub上找相关项目学习；3. 争取到有DFT岗位的公司实习，这是最直接的途径。

面试时，遇到不会的不要慌，可以展示你的思考过程。DFT领域很广，新人不可能全懂，逻辑清晰、基础牢固、有主动学习痕迹的人更受青睐。

同学你好，我也是微电子专业毕业的，现在在做DFT。根据我和同事面试新人的经验，2026年的考察重点不会有太大变化，但会更注重你能否把原理和实际芯片测试需求结合起来。

对于Scan，基础概念如stuck-at fault、transition fault测试、压缩原理（如EDT）肯定要掌握。但面试官常会追问：压缩率太高会不会影响测试质量？ATPG pattern过多导致测试时间过长，在实际项目中如何权衡？这些问题考察的是工程思维。

MBIST方面，除了原理，可能会问：如果Memory本身有ECC功能，MBIST测试时要怎么处理？BIST Controller的测试频率和功能频率不同时要注意什么？这都涉及到实际实现细节。

关于工具，Tessent、Modus是业界主流，有经验绝对是加分项。但如果学校没有条件，强烈建议你：1. 认真看这些工具的官方文档或培训材料（网上能找到一些），了解核心命令和流程；2. 在EDA竞赛（如集成电路EDA设计精英挑战赛）中找DFT赛题练手，或者用一些开源RTL项目，尝试用Python脚本模拟DFT流程的关键步骤，比如写个简单的Scan链插入和ATPG脚本。这能极大体现你的动手能力和理解深度。

面试时，坦诚说明学校工具条件有限，但展示你自己通过其他方式对流程的深入研究，同样能打动面试官。

作为去年刚入职的DFT工程师，我面试时被问得最多的确实是Scan和MBIST。面试官不会只满足于你背出定义，比如他们会问：一条Scan链上如果既有上升沿触发的FF又有下降沿触发的FF，直接连起来会有什么问题？该怎么解决？这就是考你对Scan Chain实现细节的理解了。

关于工具经验，确实很重要，但没商用工具经验不代表没机会。我当时是用Synopsys的DFT Compiler和TetraMAX在学校服务器上跑的，虽然版本老，但流程完整。我建议你无论如何都要自己跑一遍：从RTL读入、插入Scan、做DRC、生成ATPG pattern、仿真验证。哪怕用开源工具或学校有的工具，把流程走通，把中间报告看懂，面试时能讲清楚每一步的目的和关键问题，就比纯理论强很多。

MBIST方面，除了讲清楚March算法，最好能画出BIST Controller的简化框图，解释一下它如何控制地址生成、数据比较和故障诊断。Boundary Scan问得相对少，但JTAG的TAP状态机一定要会画，知道每个状态是干什么的。

总之，原理要扎实，流程要清楚，工具经验可以“土法炼钢”，但必须有动手过程。