2026年，国内‘Chiplet互联接口’（如UCIe）的FPGA原型验证有哪些挑战？需要掌握哪些高速SerDes和协议知识？

最近看到很多关于Chiplet和UCIe标准的热议，公司也在预研相关项目。作为FPGA原型验证工程师，如果要搭建一个多芯粒互联的验证平台，用FPGA来模拟各个Chiplet和互联接口。想请教：1. 在FPGA上实现UCIe这类高速接口的原型，最大的技术挑战是什么？是时序收敛、信号完整性建模还是协议栈的完整性？2. 除了传统的FPGA开发，是否需要深入学习SerDes工作原理、信道仿真、以及PCIe/CXL等底层协议？3. 有没有开源的UCIe IP或相关的FPGA参考设计可以学习？希望有实际项目经验的大神指点迷津。