数字IC验证工程师，如果只会UVM但不会Formal Verification，在2026年的求职市场上竞争力会打折扣吗？
我是微电子专业硕士，明年毕业。目前的技能栈主要是SystemVerilog和UVM，跟着导师做过几个模块级和子系统级的验证项目。但我看一些大厂的招聘JD里，有时会提到“熟悉形式验证工具者优先”。我完全没有接触过JasperGold、VC Formal这类工具。想问一下各位前辈，在当前的求职环境下，特别是对于数字前端验证岗位，形式验证技能是必须项还是加分项？如果不会，是否意味着会错过很多机会？我现在开始自学还来得及吗？应该从哪里入手？
单片机新手
