嵌入式开发萌新简单说几点实际容易忽略的。一是时钟树上的缓冲器（Clock Buffer）不要用太多种类，尽量统一型号，不然不同驱动能力的buffer延迟特性不同，后期修skew麻烦。二是注意时钟路径上的逻辑单元，比如有的设计会在时钟路径上放逻辑门做功能控制，这非常危险，容易引入毛刺和增大抖动，尽量用时钟门控单元代替。三是关注时钟网络在芯片角落或边缘的走线，这些地方通常供电和地网络较弱，IR Drop和噪声更严重，可能需要加强缓冲或调整走向。
功耗方面，可以尝试动态调整时钟树结构，比如在低频模式下去掉部分缓冲级，但实现起来复杂，要和前端设计协同。信号完整性上，时钟线建议双倍间距或加Shielding（用地线包围），特别是顶层全局时钟线，面积大容易受干扰。
总之，CTS不是孤立的步骤，要和电源规划、布线规划一起考虑，多迭代几次才能找到平衡点。
从项目经验看，CTS阶段和功耗、SI相关的坑真不少。低功耗方面，除了时钟门控，还要注意时钟树在电源关断（Power Shut-off）区域的处理，如果时钟穿过关断区域，需要加隔离单元（Isolation Cell），否则恢复供电时可能产生毛刺。信号完整性方面，重点关注时钟抖动（Jitter）和串扰。时钟网络对电压降（IR Drop）很敏感，如果时钟路径经过高电流区域，电压不稳会导致时钟边沿变慢，增加抖动。所以CTS前最好看看电源网络规划，避开IR Drop大的地方。
另外，现在很多设计用Clock Mesh，它抗偏差能力强，但Mesh本身功耗大，而且Mesh驱动器的布局和布线要特别规划，不然局部热点（Hot Spot）会导致热梯度，影响时钟延迟。建议在早期评估是否真需要Mesh，中小规模设计可能用H-tree就够了。
最后提醒：CTS后一定要做EM（电磁）检查，时钟线切换频繁，电流大，容易违反EM规则，长期可靠性会出问题。
CTS阶段除了skew和latency，功耗和信号完整性现在越来越关键。我主要关注这几个点：一是时钟门控单元（ICG）的摆放，别随便乱放，要靠近被门控的寄存器群，否则使能信号路径长，增加动态功耗还可能导致时序问题。二是时钟网络本身的功耗，现在常用多级缓冲器（H-tree结构）来平衡，但缓冲器级数和尺寸选择要小心，太大虽然有利于驱动但静态功耗高，太小又可能驱动不足。三是交叉耦合电容引起的串扰，特别是时钟线和其他关键信号线（比如复位、扫描链）靠得太近时，时钟边沿会受影响，导致setup/hold违例。建议在CTS后做一下SI分析，必要时加屏蔽或调整布线。
容易踩的坑：为了追求低skew猛加缓冲器，结果latency和功耗都爆了；还有忽视不同电压域之间的时钟传递，电平转换器没放对地方，导致时钟失真。
