使用SystemVerilog编写验证平台时，`interface`和`virtual interface`在实际应用场景中有何区别？什么时候必须用后者？
学习SystemVerilog和UVM，对`interface`和`virtual interface`的概念有点混淆。知道`interface`是连接DUT和TB的物理接口，`virtual interface`是一个句柄。但在实际构建验证环境时，什么情况下可以只用`interface`？什么场景下必须使用`virtual interface`（比如在class里）？能结合一个简单的例子说明其必要性和好处吗？
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