想用FPGA实现一个‘轻量级CNN加速器’作为毕设，在资源有限的Artix-7上，如何对卷积层进行高效的循环展开和数据复用设计？

1个月前

电子信息工程专业大四，毕设题目定了用FPGA做CNN加速。手头只有一块Artix-7开发板，资源很紧张。看了很多论文，知道循环展开（loop unrolling）和数据复用（data reuse）是关键，但具体到硬件设计时，如何权衡计算并行度、带宽和片上存储（BRAM）的使用？有没有一些经典的设计模式或量化评估方法？

单片机玩家

这家伙真懒，几个字都不愿写！

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