使用开源RISC-V核在FPGA上搭建SoC时，如何为自定义的硬件加速器（比如AI协处理器）设计高效的总线接口和DMA传输？

1个月前

我在FPGA上用VexRiscv搭建了一个简单的SoC，现在想添加一个自己写的硬件加速器（比如一个矩阵乘单元）。我应该通过什么总线（比如AXI4-Lite, AXI4-Stream）把它接入系统？如何设计控制寄存器和状态寄存器？更重要的是，如何设计DMA让加速器能直接从DDR中读取大量数据，而不需要CPU频繁参与搬运？有没有轻量级的DMA控制器IP参考？

数字电路萌新

这家伙真懒，几个字都不愿写！

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