FPGA工程师在面试中，被问到‘如何对一个设计进行面积优化’时，除了资源共享和流水线，还有哪些系统级的优化策略？
最近在准备FPGA工程师的面试，看到一些面经里常问面积优化。我知道一些基本的RTL级优化，比如操作符共享、状态机编码优化、用LUT代替触发器做逻辑等。但感觉这些比较零散。想请教一下，从系统架构或算法层面，有没有一些更高级的面积优化思路？例如，对于数据通路，如何通过时间换面积（比如迭代计算）？在模块划分时，如何考虑复用性来减少总体资源？或者，在选用IP核时，如何根据面积需求进行配置？希望能听到一些结合实际项目的经验。
电子爱好者小张
