使用开源工具‘Verible’进行Verilog代码的语法检查和格式化，相比商业工具，在团队协作和代码规范统一上效果如何？
我们实验室几个同学一起做FPGA项目，代码风格各异，后期整合和阅读很痛苦。听说Google开源了Verible工具，可以用来做Verilog/SystemVerilog的linting和formatting。想请教一下，有没有在实际项目或团队中用过Verible的朋友？它的规则可配置性如何？能否很好地集成到CI/CD流程中？对于统一代码风格、提前发现一些常见的编码错误，效果明显吗？和Synopsys SpyGlass这类商业工具在基础功能上差距大不大？
Verilog练习生
