2026年春招，芯片公司的‘数字IC前端设计’岗位，对于项目经历中的‘模块规模’和‘工作频率’一般有什么样的期望？

1个月前

准备参加2026年春招，目标是数字IC前端设计。自己做过一些课程项目和一个小型的图像处理IP核。在写简历和准备面试时，经常被建议要量化项目成果。想请教一下，对于硕士应届生，招聘方（尤其是国内一二线芯片公司）通常期望在项目经历中看到多大的模块规模（例如门级规模或代码行数）？以及达到什么样的工作频率（在什么工艺节点下）会是一个有竞争力的亮点？很担心自己的项目太‘玩具’而缺乏说服力。

Verilog小白学逻辑

这家伙真懒，几个字都不愿写！

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