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使用HLS开发算法加速器，如何准确预估和优化最终实现的‘延迟（Latency）’和‘吞吐率（Throughput）’？

Verilog代码新手Verilog代码新手
其他
1个月前
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用Vitis HLS或Intel HLS开发时，虽然可以快速得到RTL，但性能（延迟和吞吐率）往往和预期有差距。除了看综合报告，在代码层面有哪些指导原则（比如循环展开、流水线、数组重构）来精准控制性能？如何建立从算法到硬件性能的直观理解，而不是盲目尝试 directive？
Verilog代码新手

Verilog代码新手

这家伙真懒，几个字都不愿写！
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