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使用AMD Xilinx的Vitis HLS进行高层次综合开发FPGA加速器，在实际项目中，其生成的RTL代码在性能和资源利用率上，与手写Verilog相比差距有多大？

FPGA实践者FPGA实践者
其他
3个月前
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实验室项目考虑用Vitis HLS来加速一些C++算法，听说能提升开发效率。但很担心其生成的代码质量，怕时序和面积优化不如手写代码。想请教有工程经验的工程师，HLS工具在哪些场景下比较适用？它的输出真的能达到生产级别的要求吗？
FPGA实践者

FPGA实践者

这家伙真懒，几个字都不愿写！
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