数字IC验证工程师，如何针对一个‘神经网络加速器’设计验证平台？重点要验证哪些功能点？

3个月前

面试时被问到一个场景题：如果让你验证一个支持卷积、池化等操作的神经网络加速器IP，你会如何搭建验证环境？除了常规的数据通路正确性，像不同数据位宽（INT8/FP16）、各种卷积参数（stride, padding）、以及可能出现的溢出/饱和处理，该如何设计测试用例和覆盖点？感觉这种模块输入空间巨大，有点无从下手。

Verilog新手村

这家伙真懒，几个字都不愿写！

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