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做FPGA开发，经常遇到时序违例，除了加流水线、优化逻辑、降频率，还有哪些高级的时序收敛技巧？

单片机初学者

3个月前

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在做一个大一点的FPGA项目，用了不少DSP和BRAM，在布局布线后时序总是很难收敛到要求的频率。常用的加寄存器、重定时、逻辑复制都试了，效果有限。想请教有经验的工程师，还有哪些更深入的优化策略？比如利用UltraScale+的特定资源，或者从综合约束上做文章？

单片机初学者

单片机初学者

这家伙真懒，几个字都不愿写！

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