做FPGA项目时，如何给自己的设计加‘断言（Assertion）’进行实时检查？常用的SVA语法有哪些？
在仿真中可以用SystemVerilog Assertion (SVA) 检查设计行为，但听说在FPGA综合时，有些简单的断言也可以被转换成监控电路，在实际运行中实时检查信号是否满足预期（比如FIFO不上溢不下溢）。想请教一下，这种‘可综合的断言’通常怎么写？有哪些常用的SVA语法（如`assert property`, `cover property`）是工具可能支持综合的？在实际项目中，这种方法的实用性强吗？对资源消耗和调试帮助大不大？有没有相关的工具（如Vivado的ILA结合断言）使用技巧？
FPGA学号2
