FPGA实现千兆以太网（1G/10G）通信，在调试ping不通或者丢包时，有哪些系统性的排查步骤？

我习惯分成硬件、FPGA逻辑、软件驱动三层来筛。硬件上，先量电源和复位，尤其PHY芯片的供电和复位时序要满足手册要求。用示波器测一下FPGA给PHY的REFCLK，以及PHY返回给FPGA的RX_CLK，看看频率对不对，抖动大不大。SGMII或Serdes的线有没有等长，信号质量如何。

FPGA逻辑层，先用环回测试隔离问题。把MAC的TX直接连到RX，在FPGA内部自发自收，如果这样都丢包，那问题肯定在FPGA设计里，比如CRC错误或者时钟纠正没做好。如果内部环回OK，再对外和PHY对接。这时候ILA就派上大用场了，在AXI-Stream或自定义接口上插入探针，同时抓取发送和接收路径的数据。设置一个触发条件，比如连续几个时钟cycle的valid为高但ready为低，这可能就是背压导致的数据被丢弃。

软件和系统层面，别忘了操作系统可能有offload特性，比如TCP校验和卸载，如果你的FPGA硬件不支持，反而会导致问题。在Linux下可以用ethtool命令关闭这些特性试试。另外，MTU设置不一致也会导致分片和丢包。

工具配合上，我一般是在电脑端用Wireshark持续抓包，同时在FPGA端用ILA设置一个与Wireshark抓到的特定错误包（比如checksum error）相关联的触发条件。两边的时间戳当然对不上，但可以通过包内容（比如一个特定的payload）来关联，看看这个包在FPGA侧发出时状态是否正常。

先别急着抓包，从最基础的开始。ping不通的话，先确认物理链路。看看网口灯亮不亮，是常亮还是闪烁？如果灯都不对，后面都白搭。然后，在操作系统里用ifconfig或ip addr看看网卡有没有被识别，IP地址、子网掩码设置对了没。有时候就是FPGA的PCIe驱动没装好，或者PHY的复位没释放。

如果链路和驱动都OK，再用FPGA的ILA抓一下MAC层的关键信号。重点看RX和TX路径上的data valid、ready这些流控信号。比如，电脑发来的ARP请求包，你的MAC收到没？收到后有没有正确回复ARP响应？用ILA触发抓取以太网帧的前几个字节，看看目的MAC地址是不是你的FPGA，源MAC和类型字段对不对。如果MAC层就没动静，那问题可能出在PHY的时钟或数据对齐上。

如果小包能通但大文件丢包，大概率是FIFO溢出或者时钟域没处理好。检查你的DMA或数据缓冲模块的深度，以及背压机制。同时，在电脑上用Wireshark抓包，过滤出你的FPGA IP，看看是不是有大量的重传（TCP重传或ICMP超时）。配合ILA，当检测到FIFO快满时触发，看看是哪个环节的数据吞吐跟不上。

我习惯分四步走：硬件、FPGA逻辑、驱动系统、协同调试。

第一步，硬件检查。用示波器量PHY和FPGA的时钟质量，看jitter是否过大。查电源和复位信号是否稳定，特别是上电时序。这个看似简单，但很多玄学问题根子在这儿。

第二步，FPGA内部调试。在关键路径插ILA，比如MAC的tx和rx路径、CRC校验模块、包计数器。先做内部自环（将发送数据直接环回到接收），确保数据通路基本正确。然后做外部PHY环回，确认Serdes或接口物理层没问题。注意检查复位释放时机和时钟稳定时间。

第三步，软件层面。在Linux下，dmesg看有没有网卡驱动报错。ifconfig看RX/TX errors计数是否增长。调整MTU、队列长度试试。对于10G，建议用Intel的ethtool -c查看并调整中断合并参数，这对性能影响很大。

第四步，联合抓包。在FPGA里抓取进入MAC前的原始数据，同时在PC用Wireshark抓网络层包。两边时间戳对比，看包是在哪一阶段丢的或错的。如果是随机丢包，可以写个脚本在FPGA里做包序号检查，很容易定位是哪个环节出的问题。

最后提醒，千兆和万兆的调试重点不同。千兆重点查时序和FIFO；万兆（10G）更注重时钟质量和Serdes参数，比如预加重、均衡器的设置，这些没调好也会导致高误码率丢包。

先别急着抓包，从最基础的开始。确认PHY芯片的硬件连接和配置模式对不对，比如SGMII还是RGMII，时钟是125M还是156.25M，这个错了后面全白搭。然后看FPGA这边的收发时钟域，特别是跨时钟域处理，异步FIFO深度够不够，这是丢包的常见原因。

用ILA抓MAC层的数据，看看收发端有没有在正确的时间产生正确的控制和数据信号。先小数据量环回测试，确保FPGA内部逻辑没问题。

再往上走到驱动和操作系统，用ethtool查下网卡状态，确认链路速率、双工模式。这时候再用Wireshark抓包，看ARP请求有没有发出去、回复有没有收到。如果ARP都不通，那问题大概率在底层。

大文件丢包的话，重点查FPGA侧的缓冲区管理和流量控制。比如你的DMA引擎会不会因为来不及处理把包丢了，或者PCIE带宽不够。同时看系统中断和CPU负载，是不是软中断处理不过来。

我一般分四步走：硬件、FPGA逻辑、软件、协同调试。

第一步，硬件检查。用示波器量PHY的时钟和电源，确保电压纹波和时钟质量达标。检查RJ45接口的变压器和差分线匹配，这些基础问题往往最坑人。

第二步，FPGA逻辑调试。在Vivado里加ILA，抓取MAC层发送和接收路径的关键信号。先看发送路径：数据从用户逻辑进入MAC后，是否正常生成前导码、CRC？发送使能信号有没有持续有效？再看接收路径：PHY送来的数据是否被正确采样？帧间隔是否符合标准？

这里有个技巧：可以先用一个已知正常的网络包（比如ARP请求）作为模板，在ILA里触发抓取，对比你的FPGA输出是否一致。

第三步，软件配置。在Linux下用ethtool检查网卡状态，确认链路是千兆全双工。关闭GRO、TSO等卸载功能，减少变量。

第四步，协同分析。在PC端用Wireshark抓包，同时在FPGA端用ILA抓取同一时刻的数据。对比时间戳和包内容，如果Wireshark看到包但ILA显示没发出，问题可能在驱动或DMA；如果ILA显示发出但Wireshark没抓到，问题可能在PHY或链路上。

丢包排查时，注意观察FIFO的空满标志，以及背压信号。有时候是上游发送太快，下游处理不过来。可以尝试降低发送速率，看是否还丢包，逐步缩小范围。

先别急着抓包，从最基础的开始。确认PHY芯片的硬件连接和配置模式对不对，比如RGMII的时钟相位、管理接口的配置。然后看FPGA侧，检查MAC和PHY之间的接口时序，用ILA抓一下RGMII的TXD、RXD和时钟，看看有没有数据活动。如果这里都没问题，再往上走到驱动和操作系统，确认网卡驱动加载了没，IP地址配置对不对。

如果ping不通，可以在FPGA内部做个环回测试，把MAC发出去的数据直接环回到接收端，先排除FPGA逻辑问题。

如果丢包，重点看时钟和复位。千兆网对时钟抖动很敏感，尤其是RGMII的125MHz时钟，质量不好就容易丢包。另外检查FPGA逻辑里的FIFO深度和流控机制，避免溢出。

最后再用Wireshark抓包，看看包到底是从哪里丢的，是FPGA没发出来，还是对端没收到。配合ILA，可以定位到具体是哪个模块出的问题。