Verilog笔试常考题：如何设计一个时钟分频电路？产生占空比50%的奇偶分频有什么不同？

3个月前

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准备数字IC/FPGA笔试，发现时钟分频是必考题。我能写出简单的偶数分频代码，但遇到要求产生占空比50%的奇数分频（比如5分频）就有点懵。网上查的方法五花八门，有的用双边沿，有的用组合逻辑。想请教一个清晰、可靠且面试官喜欢的实现思路，最好能附上关键代码和仿真波形图说明。另外，这种题在面试中通常会怎么深入问？

嵌入式入门生小陈

这家伙真懒，几个字都不愿写！

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