FPGA笔试题：用Verilog写一个同步FIFO，并考虑深度为2的幂次方的情况。

3个月前

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这道题在各大公司的FPGA笔试和面试中出现的频率极高，堪称“典中典”。题目要求通常包括：1. 编写同步FIFO的Verilog代码，包含写使能、读使能、数据输入输出、满空标志等。2. 深度参数化，且要求深度为2的幂次方（如16，32，64），以便用指针高效判断满空。3. 可能会追问如何判断“满”和“空”，以及格雷码指针的作用。有没有朋友可以分享一下标准的实现代码和设计思路？一起讨论下其中的关键点和易错点。

芯片小学生

这家伙真懒，几个字都不愿写！

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