FPGA面试一般会问哪些技术问题？有没有经典的Verilog笔试题和面经分享？

放松心态，把基础打扎实。面试官其实也是想看你的思路清不清晰。遇到不会的，可以坦诚说不太了解，但尝试给出自己的分析和思路，比如‘这个我没做过，但我觉得可能可以通过……方式实现’。表现出学习和解决问题的能力有时比单纯答对问题更重要。祝你面试顺利！

我秋招时被问到一个有意思的题：如何用Verilog生成一个带使能的同步FIFO，并保证读出的数据顺序正确？这题综合了存储器建模、指针管理和条件判断。建议平时多写写这些常用模块，写到烂熟于心。网上有很多开源代码，但一定要自己理解并默写出来。

对于跨时钟域，一定要准备异步FIFO的深度计算和格雷码转换的细节。面试官可能问：为什么异步FIFO用格雷码？格雷码计数器怎么实现？甚至让你写一段格雷码转二进制码的代码。另外，低功耗设计方法（门控时钟、操作数隔离）也可能被问到，可以提前准备一下。

感觉现在面试不仅问RTL设计，还会问一点验证和工具流程。比如：你平时怎么验证你的代码？有没有用UVM？综合和实现步骤了解吗？所以最好对仿真、综合、布局布线的大致流程和常见问题（如时序不收敛）有个了解。即使没深入用过，也要知道基本概念。

分享一个我遇到的经典时序分析笔试题：一个寄存器到寄存器路径，已知Tclk=10ns，Tco=2ns，Tlogic=5ns，Tsu=1ns，问该路径是否满足时序？如果Tlogic变为8ns，可以通过什么方法解决？这题就考察了最基本的时序计算和优化思路（如插入寄存器流水线）。这类题目一定要会。

我总结的高频考点：1. 建立时间和保持时间定义及违例解决方法；2. 同步复位和异步复位的优缺点及代码写法；3. 关键路径概念和优化方法（流水线、重定时）；4. 有限状态机编码方式（二进制、格雷码、独热码）及其选择依据。把这些知识点自己整理成话术，面试时清晰表达出来，基本问题不大。

除了技术细节，有些公司会问项目经历，抠得很细。比如你项目里用了FIFO，他会问你为什么选这个深度，异步还是同步，资源用了多少。所以对自己的项目每个细节都要复盘。笔试的话，常考组合逻辑如译码器、数据选择器的Verilog描述，以及时序逻辑如计数器的描述。记得多练习用状态机描述交通灯这种经典题目。

面经来了。我之前面试被问过：如果系统中有多个时钟域，你一般怎么进行时钟规划？这问题就挺综合的，可以谈到全局时钟、分区、CDC策略。还有问过：用D触发器实现一个二分频电路，并画出波形。后面追问如果时钟有抖动，对分频输出有什么影响。所以对D触发器和时钟特性的理解要深。

经典笔试题分享一个：设计一个脉冲检测电路，检测输入信号上升沿，输出一个周期的高电平脉冲。看似简单，但能考察是否理解边沿检测和寄存器输出。还有异步FIFO的代码，可能会让你画出结构图或者解释空满标志的产生逻辑。实际面试中，我遇到过让手撕一个参数化的移位寄存器，并说明为什么用generate for。

别慌，基础打牢就行。面试官喜欢问基础概念，比如阻塞赋值和非阻塞赋值的区别，一定要能脱口而出并举例说明。时序约束也会问，像周期约束、偏移约束怎么设置。有的会深入问亚稳态的产生机理和减少方法。建议自己用FPGA实现几个小项目，比如VGA显示或者UART通信，面试时能讲清楚设计思路和遇到的时序问题会很加分。

我面过几家，感觉除了上面那些，还会问一些实际场景题。比如：用Verilog实现一个任意整数分频器，要求占空比50%；或者给一个时序图，让你分析建立保持时间是否满足。有的公司还会让你现场写一小段代码，比如序列检测器或者SPI主机的状态机。多刷刷牛客网上的面经，很有帮助。

秋招FPGA面试确实会重点考察数字电路基础和Verilog。必考知识点里，跨时钟域处理（CDC）几乎是100%会问，你要能说清楚单bit和多bit数据分别怎么处理，比如打两拍和异步FIFO。状态机设计也是高频考点，会问一段式、两段式、三段式的区别，以及为什么推荐三段式。FIFO深度计算经常出笔试题，给你读写速率和突发长度让你算。建议把《Verilog HDL高级数字设计》和《CMOS VLSI设计》相关章节再过一遍。