FPGA图像处理：基于Verilog的直方图均衡化设计与实现指南
Quick Start（快速上手）
安装 Vivado 2020.1 及以上版本，并准备一块带 HDMI 输入/输出接口的 FPGA 开发板（如 Xilinx Artix-7 系列）。新建 Vivado 工程，目标器件选择 xc7a35tcsg324-1。创建一个顶层模块（top.v），例化直方图均衡化 IP 核或自行编写 RTL 代码。编写 Testbench，输入一张 640×480 的灰度图像（.hex 格式），仿真验证直方图统计与映射功能。运行行为仿真，观察直方图统计模块输出的像素计数数组是否与预期一致。添加时序约束（主时钟 50 MHz，HDMI 像素时钟 25 MHz），运行综合与实现。生成 Bitstream，下载到开发板，通过 HDMI 输入灰度图像，观察输出图像对比度是否增强。使用逻辑分析仪（ILA）抓取直方图映射后的像素值，验证映射表是否正确。本文原创，作者：二牛学FPGA，其版权均为FPGA线上课程平台｜最全栈的FPGA学习平台｜FPGA工程师认证培训所有。
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