基于Verilog的PWM波形发生器设计指南与实现

4小时前

Quick Start（快速上手）

安装 Vivado 2019.2 或更高版本，并确认已添加 Xilinx 器件库（如 Artix-7）。
创建一个新的 Vivado 项目，选择器件 xc7a35tcsg324-1（或目标板卡对应型号）。
在项目中添加 Verilog 源文件，命名为 pwm_generator.v。
编写 PWM 模块代码，包含参数化占空比和频率的接口（详见实施步骤）。
编写一个简单的 testbench 文件，实例化 PWM 模块并施加时钟与复位激励。
运行行为仿真（Simulation），观察 pwm_out 波形：应看到周期固定的方波，高电平宽度随占空比参数变化。
为模块添加顶层约束（时钟周期 10 ns，引脚分配至 LED 或 GPIO），综合并实现。
生成比特流并下载到 FPGA 板卡，用示波器或逻辑分析仪观察 PWM 输出，或观察 LED 亮度变化（若驱动 LED）。

前置条件与环境

项目	推荐值	说明/替代方案
器件/板卡	Xilinx Artix-7 (xc7a35tcsg324-1) 或 Zynq-7000 系列	Altera Cyclone IV / V；Lattice iCE40
EDA 版本	Vivado 2019.2 / 2020.1	Quartus Prime 18.0+；Lattice Diamond
仿真器	Vivado Simulator (xsim)	ModelSim / Questa / Verilator
时钟/复位	板载 100 MHz 时钟，低电平有效复位	50 MHz 晶振；高电平复位需修改逻辑
接口依赖	至少一个 GPIO 输出（如 LED）	PMOD 扩展口；示波器探头
约束文件	XDC 约束：时钟周期 10 ns，引脚分配	SDC 约束（Altera）

目标与验收标准

完成本工程后，应达到以下可验证结果：

功能点：PWM 输出波形周期可配置（通过参数 PERIOD_CYCLES 设置），占空比可通过输入端口 duty_cycle 动态调整（0~255 对应 0%~100%）。
性能指标：最大工作频率 ≥ 100 MHz（基于 Artix-7 速度等级 -1）。
资源占用：不超过 32 个 Slice、1 个 BRAM（可选）。
验收方式：行为仿真中 pwm_out 波形占空比与 duty_cycle 输入一致；上板后 LED 亮度随 duty_cycle 变化，或示波器测量占空比误差 < 1%。

实施步骤

工程结构

建议采用以下目录结构：

pwm_project/
├── src/
│   └── pwm_generator.v
├── sim/
│   └── tb_pwm.v
├── constr/
│   └── top.xdc
└── vivado_project/   (Vivado 项目文件)

关键模块：pwm_generator.v

核心代码片段如下，注意参数化设计：

module pwm_generator #(
    parameter PERIOD_CYCLES = 1000,  // 计数器周期（决定 PWM 频率）
    parameter DUTY_WIDTH   = 8      // 占空比输入位宽
)(
    input  wire                  clk,
    input  wire                  rst_n,
    input  wire [DUTY_WIDTH-1:0] duty_cycle,  // 0 ~ 2^DUTY_WIDTH-1
    output reg                   pwm_out
);

reg [31:0] counter;
reg [31:0] threshold;

// 计算阈值：threshold = (duty_cycle * PERIOD_CYCLES) / (2^DUTY_WIDTH)
always @(*) begin
    threshold = (duty_cycle * PERIOD_CYCLES) &gt;&gt; DUTY_WIDTH;
end

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        counter &lt;= 0;
        pwm_out &lt;= 0;
    end else begin
        if (counter &gt;= PERIOD_CYCLES - 1)
            counter &lt;= 0;
        else
            counter &lt;= counter + 1;

        if (counter &lt; threshold)
            pwm_out &lt;= 1;
        else
            pwm_out &lt;= 0;
    end
end

endmodule

设计要点：

参数化设计：通过 PERIOD_CYCLES 和 DUTY_WIDTH 两个参数，可灵活调整 PWM 频率与占空比分辨率。例如，PERIOD_CYCLES = 1000 且时钟 100 MHz 时，PWM 频率为 100 kHz。
阈值计算：使用移位操作代替除法，节省资源并提升时序性能。注意 DUTY_WIDTH 应保证移位不溢出。
计数器清零：当 counter 达到 PERIOD_CYCLES - 1 时归零，确保周期准确。
输出逻辑：当 counter < threshold 时输出高电平，否则低电平，实现占空比控制。

仿真验证（tb_pwm.v）

编写 testbench 文件，实例化 PWM 模块，施加 100 MHz 时钟与复位，并依次设置 duty_cycle 为 64、128、192，观察输出波形。关键检查点：

复位后 pwm_out 为低电平。
每个周期内高电平宽度与 duty_cycle 比例一致（例如 duty_cycle=128 时占空比约 50%）。
改变 duty_cycle 后，下一周期立即生效。

约束与综合

创建 top.xdc 约束文件，内容示例：

create_clock -period 10.000 [get_ports clk]
set_property PACKAGE_PIN W5 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
set_property PACKAGE_PIN U16 [get_ports pwm_out]  # 连接至 LED 或 GPIO
set_property IOSTANDARD LVCMOS33 [get_ports pwm_out]

运行综合（Synthesis）与实现（Implementation），检查时序报告，确保建立时间满足要求（通常 slack > 0）。