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FPGA时序约束实战指南：从设置到收敛的全流程实施

FPGA小白FPGA小白
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Quick Start

安装 Vivado 2023.1（或更高版本），打开工程。
为所有时钟端口添加 create_clock 约束，指定周期与占空比。
为所有输入/输出端口添加 set_input_delay / set_output_delay 约束。
运行综合（Synthesis），检查时序报告中的 WNS（最差负余量）。
若 WNS < 0，添加 set_max_delay 或调整 set_clock_uncertainty。
运行实现（Implementation），查看布线后时序报告。
若仍有违例，使用 report_timing_summary 定位关键路径。
修改 RTL（如插入流水线）或调整约束（如放宽 false_path）后重新实现。
重复步骤 6-8 直至 WNS ≥ 0，且 hold 检查通过。
保存 XDC 文件，归档工程，验收完成。
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