FPGA就业指南：2026年IC设计岗位技能要求与面试准备实践

project_root/
├── rtl/               # 所有RTL源文件
│   ├── top.v
│   ├── axi_slave.v
│   └── uart_tx.v
├── sim/               # 仿真文件与testbench
│   ├── tb_top.v
│   └── axi_slave_tb.sv
├── constraints/       # 约束文件
│   └── top.xdc
├── scripts/           # Tcl脚本（综合、实现、仿真）
│   └── run.tcl
└── docs/              # 设计文档与面试笔记
    └── design_spec.md

// 写响应通道关键逻辑
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        bvalid <= 1'b0;
    end else begin
        // 当写数据完成且写地址有效时，产生写响应
        if (wready && wvalid && awready && awvalid) begin
            bvalid <= 1'b1;
        end else if (bready) begin
            bvalid <= 1'b0;
        end
    end
end

// UART发送状态机（简化）
localparam IDLE  = 2'b00,
           START = 2'b01,
           DATA  = 2'b10,
           STOP  = 2'b11;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        state <= IDLE;
    end else begin
        case (state)
            IDLE:  if (fifo_empty == 1'b0) state <= START;
            START: state <= DATA;
            DATA:  if (bit_count == 3'd7) state <= STOP;
            STOP:  state <= IDLE;
        endcase
    end
end

# 主时钟约束
create_clock -name sys_clk -period 5.000 [get_ports clk]

# 生成时钟（如果使用MMCM/PLL）
create_generated_clock -name gen_clk -source [get_pins mmcm/CLKIN1] 
    -divide_by 2 [get_pins mmcm/CLKOUT0]

# 输入延迟约束（假设外部器件为上升沿触发）
set_input_delay -clock sys_clk -max 2.0 [get_ports data_in]
set_input_delay -clock sys_clk -min 0.5 [get_ports data_in]

# 输出延迟约束
set_output_delay -clock sys_clk -max 3.0 [get_ports data_out]
set_output_delay -clock sys_clk -min 0.2 [get_ports data_out]

# 异步CDC约束（使用set_false_path或set_clock_groups）
set_clock_groups -asynchronous -group [get_clocks sys_clk] 
    -group [get_clocks uart_clk]

// 断言1：写地址与写数据对齐（写地址有效后，写数据必须在2个时钟内有效）
property p_write_alignment;
    @(posedge clk) disable iff (!rst_n)
    awvalid && awready |=> ##[0:2] wvalid && wready;
endproperty
a_write_alignment: assert property(p_write_alignment);

// 断言2：读数据有效延迟固定为1周期
property p_read_latency;
    @(posedge clk) disable iff (!rst_n)
    arvalid && arready |=> ##1 rvalid && rready;
endproperty
a_read_latency: assert property(p_read_latency);

// 断言3：写响应必须在写数据完成后返回
property p_write_response;
    @(posedge clk) disable iff (!rst_n)
    (wvalid && wready) |=> ##[1:3] bvalid && bready;
endproperty
a_write_response: assert property(p_write_response);