Quick Start
本指南帮助您在FPGA上快速实现二进制图像的腐蚀与膨胀算法加速，从环境搭建到上板验证，最短路径如下：
- 步骤1：准备开发环境——安装Vivado/Vitis（推荐2022.1+）并配置FPGA板卡（如Xilinx Artix-7或Zynq-7000系列）。
- 步骤2：下载或创建工程模板——从GitHub获取标准二进制图像形态学加速工程（含RTL与约束文件）。
- 步骤3：打开Vivado，创建新工程，选择目标器件（如xc7a35tcsg324-1）。
- 步骤4：添加设计源文件（腐蚀与膨胀模块、顶层模块）和约束文件（时钟、复位、接口）。
- 步骤5：运行综合（Synthesis），检查无严重警告或错误。
- 步骤6：运行实现（Implementation），查看资源利用率与时序报告。
- 步骤7：生成比特流并下载到板卡，使用串口/UART或HDMI输出验证结果。
- 步骤8：观察输出图像——腐蚀使亮区域缩小，膨胀使亮区域扩大，与软件参考结果对比。
验收点：上板后，输入一张二进制测试图（如128x128），输出图像特征符合预期（腐蚀后白色区域减少，膨胀后白色区域增加）。失败先查时钟与复位是否正常，再查接口时序。
前置条件与环境
| 项目 | 推荐值 | 说明 | 替代方案 |
|---|---|---|---|
| FPGA器件 | Xilinx Artix-7 XC7A35T | 资源适中，性价比高 | Zynq-7000 / Spartan-7 / Intel Cyclone V |
| EDA工具 | Vivado 2022.1 | 稳定版本，支持主流器件 | Vivado 2020.1+ / Quartus Prime 20.1+ |
| 仿真器 | Vivado Simulator | 集成在Vivado中，使用方便 | ModelSim / QuestaSim / Verilator |
| 时钟频率 | 50 MHz（外部晶振） | 平衡资源与功耗 | 25-100 MHz（需调整时序约束） |
| 复位信号 | 异步复位，低有效 | 符合Xilinx推荐惯例 | 同步复位（需修改RTL） |
| 图像输入接口 | UART（115200波特率） | 简单易用，适合调试 | HDMI / DVI / 并行GPIO |
| 图像分辨率 | 128x128 二进制 | 验证基本功能 | 最大512x512（取决于BRAM资源） |
| 约束文件 | XDC文件（时钟周期、I/O标准） | Vivado原生格式 | SDC文件（Intel） |
目标与验收标准
本设计的目标是：在FPGA上实现二进制图像（单bit像素）的3x3结构元素腐蚀与膨胀算法，支持实时处理（每像素1时钟周期），并通过硬件加速获得比软件（C语言）至少10倍的吞吐提升。
- 功能点：输入二进制图像，输出腐蚀和膨胀结果；支持任意尺寸（最大512x512）。
- 性能指标：处理128x128图像总延迟< 1 ms（含传输），时钟频率≥50 MHz。
- 资源利用率：LUT < 500，FF < 300，BRAM < 4（128x128）。
- 验收方式：通过仿真波形验证每个像素的腐蚀/膨胀逻辑；上板后通过UART回传结果与软件参考对比（均方误差为0）。
实施步骤
阶段1：工程结构
推荐工程目录结构如下：
project_root/
├── rtl/
│ ├── top_morph.v # 顶层模块（含UART接口与行缓冲）
│ ├── erosion_3x3.v # 3x3腐蚀核心
│ ├── dilation_3x3.v # 3x3膨胀核心
│ └── line_buffer.v # 行缓冲（FIFO实现）
├── sim/
│ ├── tb_top_morph.v # 测试平台
│ └── test_img.txt # 输入图像（二进制文本）
├── constraints/
│ └── top.xdc # 时序与I/O约束
└── scripts/
└── run_sim.tcl # 仿真脚本注意：行缓冲模块是核心，用于缓存两行数据以形成3x3窗口。若分辨率变化，需调整FIFO深度（等于图像宽度）。
阶段2：关键模块设计
行缓冲（line_buffer.v）：使用两个FIFO（或移位寄存器链）存储前两行数据。每来一个像素时钟，输出当前像素及前两行对应位置的像素，形成3x3窗口。
// line_buffer.v 核心逻辑（伪代码）
module line_buffer #(WIDTH=128) (
input clk, rst_n,
input [0:0] data_in, // 串行像素输入
input valid_in,
output reg [0:0] win [0:2][0:2] // 3x3窗口
);
reg [0:0] line0 [0:WIDTH-1]; // 行0（当前行）
reg [0:0] line1 [0:WIDTH-1]; // 行1
reg [0:0] line2 [0:WIDTH-1]; // 行2（通过FIFO实现）
// 每时钟更新窗口
always @(posedge clk) begin
if (valid_in) begin
// 移位逻辑：新像素进入line0，line0移入line1，line1移入line2
// 同时提取win[0][0..2], win[1][0..2], win[2][0..2]
end
end
endmodule腐蚀核心（erosion_3x3.v）：对3x3窗口所有像素做AND运算。若全为1，输出1；否则输出0。
// erosion_3x3.v
module erosion_3x3 (
input [0:0] win [0:2][0:2],
output reg [0:0] result
);
always @(*) begin
result = &{win[0][0], win[0][1], win[0][2],
win[1][0], win[1][1], win[1][2],
win[2][0], win[2][1], win[2][2]};
end
endmodule膨胀核心（dilation_3x3.v）：对3x3窗口所有像素做OR运算。若至少有一个1，输出1。
// dilation_3x3.v
module dilation_3x3 (
input [0:0] win [0:2][0:2],
output reg [0:0] result
);
always @(*) begin
result = |{win[0][0], win[0][1], win[0][2],
win[1][0], win[1][1], win[1][2],
win[2][0], win[2][1], win[2][2]};
end
endmodule阶段3：时序与约束
关键约束是时钟周期和输入输出延迟。以下XDC片段适用于50 MHz时钟：
# 时钟约束
create_clock -period 20.000 [get_ports clk]
# 输入延迟（假设数据在时钟上升沿后5ns到达）
set_input_delay -clock clk -max 5.0 [get_ports data_in]
set_input_delay -clock clk -min 2.0 [get_ports data_in]
# 输出延迟
set_output_delay -clock clk -max 5.0 [get_ports result_out]
set_output_delay -clock clk -min 2.0 [get_ports result_out]注意：若使用UART接口，需额外约束波特率时钟域（通常异步处理）。
阶段4：验证
编写测试平台，读取文本格式的二进制图像（每行WIDTH个0/1字符），驱动DUT，并将结果写入输出文件。使用Python脚本对比输出与软件参考（OpenCV腐蚀/膨胀结果）。
常见坑：
- 行缓冲初始化：仿真时行缓冲初始值为X，需在复位后清零。
- 边界处理：图像边缘像素的3x3窗口可能越界，设计时需填充0（腐蚀）或1（膨胀），或丢弃边缘像素。
阶段5：上板
通过UART发送图像数据（波特率115200），FPGA处理后回传结果。使用串口调试助手接收，并保存为二进制文件。用Python读取并显示图像，验证腐蚀/膨胀效果。
原理与设计说明
二进制形态学加速的核心矛盾是：软件串行处理每像素需多次内存访问（3x3窗口），而FPGA通过行缓冲实现流水线，每个时钟周期完成一个像素的窗口运算，吞吐量提升显著。
为什么用行缓冲而非全帧缓存？全帧缓存需要存储整幅图像（128x128=16Kb），使用BRAM资源较多；行缓冲只缓存两行（2x128=256b），资源更省，且延迟仅两行周期（约256时钟）。代价是逻辑复杂度略增。
资源 vs Fmax的权衡：使用组合逻辑实现AND/OR运算，延迟极低（<1 ns），因此时钟频率可轻松达到100 MHz以上。但若需处理更大结构元素（如5x5），组合逻辑路径变长，需插入流水线寄存器以维持频率。
风险边界：当图像分辨率超过512x512时，行缓冲FIFO深度增大，BRAM消耗线性增长，可能导致资源不足。此时可考虑分块处理（tiling），将图像分割为多个小块依次处理，以降低BRAM需求。
排障指南
- 仿真结果全为X：检查复位信号是否有效，行缓冲是否在复位后清零。
- 上板后无输出：检查时钟是否正常（用示波器或ILA抓取），UART波特率是否匹配。
- 图像边缘异常：确认边界填充策略（补0或补1）与预期一致。
- 时序违规：降低时钟频率，或在组合逻辑路径中插入流水线寄存器。
扩展思路
- 支持灰度图像：将单bit像素扩展为8bit灰度，腐蚀/膨胀运算改为最小值/最大值运算，行缓冲宽度相应增加。
- 多结构元素：支持任意形状的结构元素（如十字形、菱形），通过配置掩码寄存器实现。
- 级联操作：将腐蚀与膨胀模块串联，实现开运算（先腐蚀后膨胀）和闭运算（先膨胀后腐蚀）。
参考资源
- Xilinx UG901: Vivado Design Suite User Guide
- OpenCV文档：形态学操作章节
- 《数字图像处理》（冈萨雷斯）第9章
附录：Python验证脚本示例
import numpy as np
import cv2
# 读取FPGA输出结果
with open('fpga_output.txt', 'r') as f:
data = f.read().strip().split('
')
img_fpga = np.array([[int(c) for c in line] for line in data], dtype=np.uint8)
# 软件参考（使用OpenCV）
img_ref = cv2.imread('test_img.png', cv2.IMREAD_GRAYSCALE)
_, img_bin = cv2.threshold(img_ref, 127, 1, cv2.THRESH_BINARY)
kernel = np.ones((3,3), np.uint8)
eroded_ref = cv2.erode(img_bin, kernel, iterations=1)
# 对比
mse = np.mean((img_fpga - eroded_ref) ** 2)
print(f'MSE: {mse}')
