FPGA大赛中Verilog代码风格对综合结果的影响：从RTL到网表的可复现指南

Quick Start

1. 准备开发环境：安装Vivado 2022.2或更高版本，确保支持目标器件（如Xilinx Artix-7 XC7A35T）。
2. 创建工程：新建RTL工程，选择器件xc7a35tcsg324-1，添加顶层模块（top.v）和测试激励（tb.v）。
3. 编写“好风格”代码：使用非阻塞赋值（<=）描述时序逻辑，避免组合反馈环路，确保敏感列表完整。
4. 综合与对比：分别用“好风格”和“差风格”代码运行综合，观察LUT、FF、时序余量等报告差异。
5. 验证结果：通过仿真确认功能一致，再对比网表结构与资源利用率。

前置条件

本文假设读者具备以下基础：

• 熟悉Verilog基本语法（模块、always块、赋值）。
• 了解FPGA基本结构（LUT、FF、BRAM、DSP）。
• 已安装Vivado开发套件，能够创建工程并运行综合。
• 具备简单的仿真调试经验（如Vivado Simulator或ModelSim）。

硬件环境：建议使用至少4GB RAM的计算机，Vivado 2022.2以上版本对Artix-7系列支持更完善。

目标与验收标准

通过本指南，读者将能够：

• 识别常见Verilog代码风格对综合结果（资源、时序）的影响。
• 掌握编写可综合、高效RTL代码的核心原则。
• 独立复现并验证不同风格代码的综合差异。

验收标准：

• 完成“好风格”与“差风格”两个版本的代码编写。
• 在Vivado中分别综合，得到资源利用率报告（LUT、FF数量）和时序报告（WNS、TNS）。
• 对比两份报告，能解释至少3项差异的原因。

实施步骤

步骤1：编写“差风格”代码

创建一个名为bad_style.v的文件，包含一个简单计数器模块。故意使用阻塞赋值描述时序逻辑，并省略敏感列表中的部分信号。

module bad_style (
    input clk,
    input rst_n,
    input en,
    output reg [3:0] cnt
);
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        cnt = 4'b0;  // 阻塞赋值
    else if (en)
        cnt = cnt + 1'b1;  // 阻塞赋值
end
endmodule

此代码中，cnt在同一个always块内被多次赋值，且使用阻塞赋值，综合工具可能推断出组合逻辑环路或产生意外锁存器。

步骤2：编写“好风格”代码

创建good_style.v，使用非阻塞赋值并确保敏感列表完整：

module good_style (
    input clk,
    input rst_n,
    input en,
    output reg [3:0] cnt
);
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        cnt <= 4'b0;  // 非阻塞赋值
    else if (en)
        cnt <= cnt + 1'b1;  // 非阻塞赋值
end
endmodule

此代码遵循标准时序逻辑写法，综合工具能正确推断出带同步使能的D触发器。

步骤3：创建顶层与测试激励

新建top.v，实例化两个模块并分别驱动：

module top (
    input clk,
    input rst_n,
    input en,
    output [3:0] cnt_bad,
    output [3:0] cnt_good
);
bad_style u_bad (.clk(clk), .rst_n(rst_n), .en(en), .cnt(cnt_bad));
good_style u_good (.clk(clk), .rst_n(rst_n), .en(en), .cnt(cnt_good));
endmodule

测试激励tb.v提供时钟、复位和使能信号，运行仿真验证功能一致性。

步骤4：运行综合与报告分析

在Vivado中分别对bad_style和good_style进行综合（可单独创建工程或使用synth_design命令）。综合完成后，打开报告：

• 资源利用率：对比LUT、FF、Slice数量。差风格可能因组合环路而多消耗LUT。
• 时序报告：查看WNS（最差负时序裕量）和TNS（总负时序裕量）。差风格可能因路径延迟不均衡而出现时序违例。
• 网表结构：通过schematic视图观察综合后的电路，差风格可能显示为组合反馈或锁存器，而非标准触发器。

步骤5：对比与记录

将两份报告导出为CSV或截图，记录关键指标差异。例如：

差风格多出的LUT通常用于实现组合反馈逻辑，而时序违例则源于路径延迟不确定性。

验证结果

仿真验证：在tb.v中运行100个时钟周期，观察cnt_bad和cnt_good波形。两者计数行为应完全一致（从0到15循环）。若差风格出现毛刺或计数错误，说明综合结果与RTL行为不匹配。

综合后仿真（可选）：使用Vivado的post-synthesis simulation进一步验证网表功能。差风格可能因组合环路而在后仿中出现不定态（X态）。

排障指南

• 问题：仿真结果不一致——检查敏感列表是否完整，尤其是组合逻辑中遗漏了输入信号。
• 问题：综合报告显示锁存器——常见于if-else或case语句分支不完整。确保所有条件分支都有赋值。
• 问题：时序违例严重——检查是否在组合逻辑中使用了阻塞赋值导致路径过长。改用非阻塞赋值并拆分流水线。
• 问题：资源利用率异常高——检查是否有未使用的信号被综合工具优化掉，或存在意外的多路选择器。

扩展实践

在掌握基础对比后，可尝试以下进阶实验：

• 状态机风格对比：分别用三段式（组合+时序）和一段式（纯时序）编写FSM，对比面积与速度。
• 流水线插入：在组合逻辑路径中插入寄存器，观察时序改善与资源增加之间的权衡。
• 不同综合选项：在Vivado中调整-flatten_hierarchy或-retiming选项，观察对结果的影响。
• 跨时钟域处理：编写双触发器同步器，对比使用always @(posedge clk1)和always @(posedge clk2)的实现差异。

参考资源

• Xilinx UG901: Vivado Design Suite User Guide - Synthesis
• IEEE Std 1364-2005: Verilog Hardware Description Language
• Clifford E. Cummings, “Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!” (SNUG 2000)
• FPGA大赛官方文档：设计规范与评分标准

附录：常见代码风格陷阱速查表

通过本指南的实践，读者应能深刻理解代码风格对综合结果的直接影响，并在FPGA大赛中避免常见陷阱，提升设计质量。