本文旨在为FPGA开发者提供一套清晰、可执行的可综合Verilog编码规范，并深入剖析常见陷阱及其规避方法。遵循此规范编写的代码，将具备更好的可读性、可维护性、可移植性，并显著降低在综合与实现阶段出现时序或功能问题的风险。
Quick Start：快速上手
本节提供一个最简流程，帮助您快速建立符合规范的编码框架。
- 步骤一：创建工程。在您的EDA工具（如Vivado）中新建项目，并选择目标FPGA器件（例如Xilinx Artix-7 xc7a35t）。
- 步骤二：定义模块接口。新建Verilog源文件，使用
module关键字定义模块，并明确声明所有输入（input）和输出（output）端口。 - 步骤三：编写组合逻辑。在
always块中描述组合逻辑时，使用阻塞赋值（=）。为确保敏感信号列表完整，推荐使用always @(*)或always_comb（SystemVerilog）。 - 步骤四：编写时序逻辑。在
always块中描述时序逻辑（如寄存器）时，使用非阻塞赋值（<=），并仅以时钟边沿（如posedge clk）作为敏感信号。
前置条件
- 已安装FPGA开发工具链（如Vivado、Quartus）。
- 具备基础的Verilog语法知识。
- 明确设计目标：所编写的代码需能被综合工具（Synthesizer）正确识别并映射为目标FPGA的底层硬件资源（查找表LUT、触发器FF等）。
目标与验收标准
完成本指南实践后，您编写的Verilog代码应达到以下标准：
- 可综合：代码能被主流综合工具无错误、无警告地处理，并生成预期的网表。
- 功能正确：通过仿真验证，逻辑行为符合设计规格。
- 时序收敛：在目标频率下，建立时间与保持时间均满足要求。
- 可读可维护：结构清晰，命名规范，注释恰当，便于团队协作与后期修改。
实施步骤：核心规范详解
1. 赋值方式的选择：阻塞（=）与非阻塞（<=）
这是可综合编码中最关键的区分之一，错误使用会导致仿真与综合结果不一致。
- 阻塞赋值（=）：用于描述组合逻辑。其行为类似于软件的顺序执行，赋值语句立即生效。在同一个
always块内，后续语句会使用该变量被更新后的值。 - 非阻塞赋值（<=）：用于描述时序逻辑。其行为模拟了硬件寄存器在时钟边沿的同步更新：所有右侧表达式的计算在时钟边沿时刻同时进行，赋值操作在块结束后同时生效。这避免了寄存器间的竞争冒险。
黄金法则：在描述组合逻辑的always块中使用=；在描述时序逻辑的always块中使用<=。切勿在同一个always块中混合使用两种赋值方式对同一变量进行操作。
2. 敏感信号列表的完整性
对于组合逻辑always块，若敏感列表不完整，综合前仿真（RTL仿真）会因缺少触发条件而无法反映真实硬件行为，导致“仿真通过，硬件错误”的严重问题。
- 解决方案：
- 使用
always @(*)（Verilog）或always_comb（SystemVerilog）。综合工具会自动推断所有读取信号的列表，确保完整性。 - 对于时序逻辑，敏感列表应仅包含时钟信号和异步复位信号（如果存在），如
always @(posedge clk or posedge rst)。
3. 避免生成锁存器（Latch）
在FPGA设计中，锁存器通常由组合逻辑always块中对变量赋值不完整导致（例如，在if或case语句中未覆盖所有分支）。锁存器对毛刺敏感，不利于静态时序分析，应尽量避免。
- 规避方法：
- 在组合逻辑
always块中，为所有输出变量在所有可能的分支路径上指定明确的赋值。 - 对于
if语句，总是指定else分支。 - 对于
case语句，使用default分支，或确保case项覆盖所有枚举值。 - 在变量声明时赋予一个默认值（例如
reg [3:0] data = 4‘b0;），但这不能完全替代完整的分支覆盖。
4. 代码结构与可综合性
- 模块化设计：将功能划分为层次清晰的子模块，每个模块功能单一，接口明确。
- 避免不可综合语句：
initial（用于Testbench，不可综合）、#delay、wait、fork/join、系统任务（如$display）等仅用于仿真，不能被综合成硬件。 - 谨慎使用循环：
for循环在可综合代码中可用于描述重复结构，但其循环次数必须在编译时（Elaboration Time）确定。它会被综合工具展开为多份硬件副本，而非软件意义上的“执行循环”。
验证结果
应用上述规范后，您的设计应能通过以下验证流程：
- RTL仿真：使用测试平台（Testbench）验证功能正确性，无仿真与预期不符的情况。
- 综合报告：综合工具（如Vivado Synthesis）无关键警告（Critical Warnings），报告中没有意外的锁存器推断（Inferred Latches）。
- 时序报告：实现（Implementation）后的时序报告显示，所有时序路径均满足约束，无建立时间（Setup Time）或保持时间（Hold Time）违例。
常见问题与排障
- 问题：仿真结果与硬件行为不一致。
排查：首先检查组合逻辑always块的敏感列表是否完整（改用@(*)），其次检查是否在时序逻辑中错误使用了阻塞赋值，导致仿真时数据提前更新。 - 问题：综合报告出现大量警告或推断出锁存器。
排查：检查所有组合逻辑always块中的if和case语句，确保所有输出变量在所有分支下都有赋值。 - 问题：时序无法收敛，出现建立时间违例。
排查：检查是否在单周期组合逻辑路径中进行了过于复杂的运算（如长链的加法、比较）。考虑插入流水线寄存器（Pipeline Register）来分割关键路径。
扩展与进阶
掌握基础规范后，可进一步探索以下内容以优化设计：
- 使用SystemVerilog增强可综合性：采用
always_comb,always_ff,logic关键字，使设计意图更明确，工具检查更严格。 - 同步复位与异步复位：理解两者在资源占用、时序分析、可靠性方面的差异，并根据项目需求选择。在FPGA中，通常推荐使用高电平有效的同步复位，以利用器件内置的全局复位网络。
- 参数化设计：使用
parameter和localparam使模块可配置，提高代码复用率。
参考
- IEEE Standard for Verilog Hardware Description Language (IEEE Std 1364-2005).
- Clifford E. Cummings, “Coding And Scripting Techniques For FSM Designs With Synthesis-Optimized, Glitch-Free Outputs”, SNUG 2000.
- Xilinx, Vivado Design Suite User Guide: Synthesis (UG901).
附录：良好与不良代码示例对比
示例1：组合逻辑（多路选择器）
- 不良风格（易产生锁存器）：
always @(sel or a) begin
if (sel) y = a;
end - 良好风格：
always @(*) begin // 或 always_comb
if (sel) y = a;
else y = b; // 明确指定else分支
end
示例2：时序逻辑（寄存器）
- 不良风格（阻塞赋值导致竞争）：
always @(posedge clk) begin
q1 = d; // 错误！使用了阻塞赋值
q2 = q1;
end - 良好风格：
always @(posedge clk) begin
q1 <= d; // 正确！使用非阻塞赋值
q2 <= q1; // q2得到的是q1上一个时钟周期的值，符合预期
end
