本文档为面向零基础学习者的FPGA入门实施手册。目标是在4个月（约120天）内，通过结构化的学习路径与实践项目，系统掌握数字电路基础与Verilog HDL核心，达到能够独立完成小型数字系统设计与FPGA实现的能力。本指南遵循“先跑通，后精通”的原则，优先确保学习路径的可执行性与结果的可验证性。
Quick Start
- 第1步：环境搭建（第1周）：安装Vivado/Vivado ML Standard Edition（推荐2023.2版本），并为其安装一个仿真器（如Vivado自带的XSim，或Modelsim/QuestaSim）。
- 第2步：第一个工程（第1周）：在Vivado中创建一个新工程，选择器件为“xc7a35tftg256-1”（对应入门级Basys3或类似板卡）。
- 第3步：编写第一个模块（第1周）：创建一个Verilog源文件，实现一个2输入与门（module and_gate (input a, b, output y); assign y = a & b; endmodule）。
- 第4步：编写测试平台（第1周）：创建一个Verilog Testbench文件，实例化上述与门，并编写initial块，给出a, b的测试向量（如00, 01, 10, 11），使用$display打印结果。
- 第5步：行为仿真（第1周）：在Vivado中运行行为仿真（Run Simulation → Run Behavioral Simulation），在波形窗口中验证输出y是否符合与门真值表。
- 第6步：添加约束（第2周）：创建一个XDC约束文件，将模块端口a, b, y分配到开发板上的两个拨码开关和一个LED灯（例如：set_property PACKAGE_PIN J15 [get_ports a]）。
- 第7步：综合与实现（第2周）：依次点击“Run Synthesis”和“Run Implementation”。确保无严重警告（Critical Warning）和错误。
- 第8步：生成比特流与上板（第2周）：点击“Generate Bitstream”，生成.bit文件。连接开发板，使用Hardware Manager编程。拨动开关，观察LED灯是否按与门逻辑亮灭。
- 第9步：迭代复杂模块（第3-8周）：重复3-8步，依次实现计数器、状态机、FIFO等更复杂模块，并上板验证。
- 第10步：集成小系统（第9-16周）：将多个模块（如分频器、按键消抖、数码管驱动）集成为一个完整系统（如数字钟），完成最终项目。
前置条件与环境
| 项目 | 推荐值/说明 | 替代方案/备注 |
|---|---|---|
| FPGA开发板 | Xilinx Artix-7系列（如Basys3, Nexys A7），搭载xc7a35t或xc7a100t | Altera/Intel Cyclone IV/V系列（如DE10-Lite, DE0-CV）。核心是拥有基础IO（LED、开关、按键、数码管）。 |
| EDA工具 | Xilinx Vivado ML Standard Edition 2023.2 | Intel Quartus Prime Lite Edition 23.1。选择与开发板匹配的厂商工具。 |
| 仿真工具 | Vivado自带的XSim，或QuestaSim/ModelSim | Verilator（开源，命令行）。初期XSim足够，后期可换更强大仿真器。 |
| 编程语言基础 | 了解任意一门编程语言（C/Python）的基本概念（变量、循环、条件） | 无严格必须，但有此基础可更快理解“模块化”和“测试”概念。 |
| 操作系统 | Windows 10/11 64位 或 Ubuntu 20.04/22.04 LTS | Vivado/Quartus对两者均有良好支持。Linux环境对脚本操作更友好。 |
| 约束文件 | XDC (Xilinx) 或 QSF/SDC (Intel) 文件 | 必须。用于管脚分配和时序约束。可从开发板供应商处获取基础版本。 |
| 学习资料 | 一本经典的Verilog教材（如《Verilog数字系统设计教程》） | 配合高质量的在线教程或视频课程，用于系统学习理论。 |
| 时间投入 | 平均每日1.5-2小时，每周至少完成一个小实验 | 连续性比单次时长更重要。4个月计划需保持节奏。 |
目标与验收标准
完成4个月学习后，应达到以下可验证的标准：
- 功能点：能独立使用Verilog编写组合逻辑、时序逻辑（触发器、计数器、移位寄存器）、有限状态机（FSM），并能将这些模块集成为一个功能正确的小型数字系统（如带校时、闹钟功能的数字钟）。
- 工具流熟练度：能独立在Vivado/Quartus中完成“创建工程 → 编写RTL → 编写Testbench仿真 → 添加约束 → 综合实现 → 生成比特流 → 上板调试”全流程。
- 仿真验证能力：能为自己的设计编写基础的测试平台（Testbench），使用initial块、时钟生成、任务（task）施加激励，并能通过查看波形或使用$display/assertion判断功能是否正确。
- 调试能力：当上板现象与预期不符时，能使用系统化方法排查，包括：检查约束文件管脚分配、使用内部逻辑分析仪（如Vivado的ILA）抓取信号、回退仿真验证。
- 关键概念理解：能清晰解释阻塞赋值（=）与非阻塞赋值（<=）的区别及使用场景；能说明同步复位与异步复位的优缺点；能画出自己设计的状态机状态转移图。
- 现象：综合后无错误，但实现（Implementation）失败，报告“Placement Error”。
原因：约束文件中定义的管脚位置或电平标准与器件物理资源不匹配。
检查点：1）检查管脚编号是否超出器件范围；2）检查该管脚是否支持所设定的电平标准（如3.3V LVCMOS）。
修复：查阅官方板卡原理图和器件数据手册（User Guide），修正约束文件。 - 现象：上板后数码管显示乱码或闪烁不正常。
原因：动态扫描时序错误，常见于扫描时钟过快/过慢，或段选/位选信号配合时序错误。
检查点：使用ILA抓取段选（seg）和位选（sel）信号波形，观察扫描周期和占空比。
修复：调整动态扫描的分频计数器，确保扫描频率在100Hz-1kHz之间，每位显示时间均匀。 - 现象：按键响应不灵敏，有时连续触发多次。
原因：未做按键消抖处理，或消抖时间常数设置不当。
检查点：仿真中观察消抖模块输出的按键稳定信号。
修复：增加按键消抖模块，通常使用20ms左右的延时进行滤波。 - 现象：仿真波形中信号显示为“红色”或“X”（不定态）。
原因：该信号在仿真开始时未初始化，或存在多个驱动源冲突。
检查点：1）检查寄存器是否在复位时被正确赋值；2）检查是否有多个always块或assign语句驱动同一个wire/reg变量。
修复：为寄存器添加复位逻辑；确保每个网络只有一个驱动源。
