FPGA跨时钟域处理：异步FIFO深度计算与格雷码应用详解

module async_fifo #(
    parameter DATA_WIDTH = 8,   // 数据位宽
    parameter ADDR_WIDTH = 4    // 地址位宽，FIFO深度 = 2^ADDR_WIDTH
) (
    // 写端口
    input  wire                     wr_clk,
    input  wire                     wr_rst_n,
    input  wire                     wr_en,
    input  wire [DATA_WIDTH-1:0]    din,
    output wire                     full,
    // 读端口
    input  wire                     rd_clk,
    input  wire                     rd_rst_n,
    input  wire                     rd_en,
    output wire [DATA_WIDTH-1:0]    dout,
    output wire                     empty
);
// 内部信号定义将在此处展开
endmodule

// 双端口RAM模块（行为级描述，综合器会推断为Block RAM）
reg [DATA_WIDTH-1:0] mem [0:(1<<ADDR_WIDTH)-1];

// 二进制写指针与地址
reg [ADDR_WIDTH:0] wptr_bin;
wire [ADDR_WIDTH-1:0] waddr = wptr_bin[ADDR_WIDTH-1:0];
always_ff @(posedge wr_clk or negedge wr_rst_n) begin
    if (!wr_rst_n) wptr_bin <= '0;
    else if (wr_en && !full) begin
        mem[waddr] <= din;
        wptr_bin <= wptr_bin + 1;
    end
end

// 二进制读指针与地址
reg [ADDR_WIDTH:0] rptr_bin;
wire [ADDR_WIDTH-1:0] raddr = rptr_bin[ADDR_WIDTH-1:0];
always_ff @(posedge rd_clk or negedge rd_rst_n) begin
    if (!rd_rst_n) rptr_bin <= '0;
    else if (rd_en && !empty) begin
        dout <= mem[raddr]; // 注意：如果使用Block RAM IP，可能有1周期输出延迟
        rptr_bin <= rptr_bin + 1;
    end
end

// 二进制转格雷码函数
function automatic [ADDR_WIDTH:0] bin2gray(input [ADDR_WIDTH:0] bin);
    return (bin >> 1) ^ bin;
endfunction

// 写指针格雷码及同步链
reg [ADDR_WIDTH:0] wptr_gray;
always_ff @(posedge wr_clk or negedge wr_rst_n) begin
    if (!wr_rst_n) wptr_gray <= '0;
    else wptr_gray <= bin2gray(wptr_bin); // 每个写时钟周期都转换
end

// 同步到读时钟域
reg [ADDR_WIDTH:0] wptr_gray_sync1, wptr_gray_sync2;
always_ff @(posedge rd_clk or negedge rd_rst_n) begin
    if (!rd_rst_n) {wptr_gray_sync2, wptr_gray_sync1} <= '0;
    else {wptr_gray_sync2, wptr_gray_sync1} <= {wptr_gray_sync1, wptr_gray};
end

// 读指针格雷码及同步链（同步到写时钟域），代码结构类似，方向相反。

// 格雷码转回二进制（用于比较，也可直接比较格雷码）
function automatic [ADDR_WIDTH:0] gray2bin(input [ADDR_WIDTH:0] gray);
    reg [ADDR_WIDTH:0] bin;
    bin[ADDR_WIDTH] = gray[ADDR_WIDTH];
    for (int i=ADDR_WIDTH-1; i>=0; i--)
        bin[i] = bin[i+1] ^ gray[i];
    return bin;
endfunction

// 在读时钟域生成空标志
wire [ADDR_WIDTH:0] rptr_bin_local = rptr_bin;
wire [ADDR_WIDTH:0] wptr_bin_sync = gray2bin(wptr_gray_sync2); // 同步后转二进制
assign empty = (rptr_bin_local == wptr_bin_sync);

// 在写时钟域生成满标志
wire [ADDR_WIDTH:0] wptr_bin_local = wptr_bin;
wire [ADDR_WIDTH:0] rptr_bin_sync = gray2bin(rptr_gray_sync2); // 同步后转二进制
// 满条件：最高位不同，其余位相同
assign full = (wptr_bin_local[ADDR_WIDTH] != rptr_bin_sync[ADDR_WIDTH]) &&
              (wptr_bin_local[ADDR_WIDTH-1:0] == rptr_bin_sync[ADDR_WIDTH-1:0]);