FPGA实现AXI4-Stream协议：从理论到视频流传输项目实战

// axis_fifo_adapter.v
// 参数化FIFO深度的AXI4-Stream适配器
module axis_fifo_adapter #(
    parameter DATA_WIDTH = 32,
    parameter FIFO_DEPTH = 32
) (
    input wire clk,
    input wire rst_n,
    // AXI4-Stream Slave Interface (输入)
    input wire [DATA_WIDTH-1:0] s_axis_tdata,
    input wire s_axis_tvalid,
    output wire s_axis_tready,
    input wire s_axis_tlast,
    // AXI4-Stream Master Interface (输出)
    output wire [DATA_WIDTH-1:0] m_axis_tdata,
    output wire m_axis_tvalid,
    input wire m_axis_tready,
    output wire m_axis_tlast
);

    // FIFO信号
    wire [DATA_WIDTH:0] fifo_din; // {tlast, tdata}
    wire [DATA_WIDTH:0] fifo_dout;
    wire fifo_wr_en, fifo_rd_en;
    wire fifo_full, fifo_empty;
    reg fifo_rd_en_reg;

    assign fifo_din = {s_axis_tlast, s_axis_tdata};
    assign {m_axis_tlast, m_axis_tdata} = fifo_dout;

    // 写逻辑：当输入有效且FIFO未满时写入
    assign fifo_wr_en = s_axis_tvalid & (~fifo_full);
    assign s_axis_tready = ~fifo_full; // 背压控制

    // 读逻辑：当FIFO不空且下游准备好时读出
    assign fifo_rd_en = (~fifo_empty) & m_axis_tready;
    assign m_axis_tvalid = (~fifo_empty) & fifo_rd_en_reg; // 输出有效比读使能晚一拍

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            fifo_rd_en_reg <= 1'b0;
        end else begin
            fifo_rd_en_reg <= fifo_rd_en;
        end
    end

    // 实例化同步FIFO (Xilinx原语或IP)
    // 注意：实际项目中应使用XPM_FIFO或FIFO Generator IP，此处为示意
    sync_fifo #(
        .WIDTH (DATA_WIDTH+1),
        .DEPTH (FIFO_DEPTH)
    ) u_sync_fifo (
        .clk (clk),
        .rst_n (rst_n),
        .wr_en (fifo_wr_en),
        .din (fifo_din),
        .full (fifo_full),
        .rd_en (fifo_rd_en),
        .dout (fifo_dout),
        .empty (fifo_empty)
    );

endmodule

// 在约束文件(.xdc)中，必须正确定义时钟
create_clock -name clk_in -period 10.0 [get_ports clk_in] # 100MHz输入时钟
create_clock -name clk_out -period 6.734 [get_ports clk_out] # 148.5MHz输出时钟（1080p60）

# 对于异步FIFO，需设置伪路径，避免对跨时钟域信号进行时序分析
set_false_path -from [get_clocks clk_in] -to [get_clocks clk_out]
set_false_path -from [get_clocks clk_out] -to [get_clocks clk_in]

// 在RTL中，实例化异步FIFO（强烈建议使用Xilinx XPM或FIFO Generator IP）
// 关键配置：选择“Independent Clocks Block RAM”模式，设置读写宽度和深度。
// 确保复位信号同步到各自时钟域（使用两级同步器）。

// 简化的Testbench数据生成片段
initial begin
    s_axis_tvalid = 0;
    s_axis_tlast = 0;
    #100; // 等待复位完成
    for (frame = 0; frame < 2; frame++) begin // 发2帧
        for (line = 0; line < 720; line++) begin // 720行
            for (pixel = 0; pixel < 1280; pixel++) begin // 1280像素/行
                @(posedge clk);
                s_axis_tvalid = 1;
                s_axis_tdata = $random; // 或递增像素值
                s_axis_tlast = (pixel == 1279); // 行尾
                // 等待握手成功
                do @(posedge clk); while (!(s_axis_tvalid && s_axis_tready));
            end
        end
    end
    s_axis_tvalid = 0;
end

// 随机背压生成
always @(posedge clk) begin
    m_axis_tready <= $random % 2; // 50%概率拉低，模拟下游阻塞
end