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2026年FPGA校招，手撕Verilog实现AXI4-Stream实时图像缩放时，双线性插值系数怎么用查找表优化BRAM？

单片机小白

7小时前

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面试官让我手撕Verilog实现一个基于AXI4-Stream的实时视频缩放加速器，我用双线性插值，但行缓冲和系数存储把BRAM吃光了。他说可以用查找表替代乘法器，但系数表太大还是会爆BRAM。有没有办法通过定点化和系数分时复用减少BRAM占用？求大佬分享优化经验。

单片机小白

单片机小白

这家伙真懒，几个字都不愿写！

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