2026年FPGA校招，手撕Verilog实现AXI4-Stream实时图像灰度化，面试官说我的代码有组合逻辑环路，怎么改才能拿高分？
最近在准备FPGA校招面试，看到很多面经都提到手撕Verilog实现图像处理模块。我练习写了一个AXI4-Stream实时灰度化模块，用了简单的加权平均公式Y = 0.299R + 0.587G + 0.114B，但仿真时发现输出有毛刺，面试官说存在组合逻辑环路。请问这种实时流水线设计怎么避免组合逻辑反馈？是不是应该把乘加操作拆成多级流水线？另外面试官更看重代码的简洁性还是时序收敛？求大佬指点具体优化方案。
芯片初学者
