2026年FPGA校招，手撕Verilog实现AXI4-Stream实时图像缩放时，双线性插值行缓冲深度怎么算？求具体推导

11小时前

今年秋招面了好几家芯片公司，面试官让我手撕一个AXI4-Stream的实时图像缩放模块。双线性插值那部分，行缓冲深度一直搞不清楚，有的说用2行有的说3行，具体怎么根据缩放比例算？还有那个坐标变换的流水线设计，怎么保证不丢帧？求大佬给个具体推导过程，最好能举个1280x720缩到640x360的例子。

电子工程学生

这家伙真懒，几个字都不愿写！

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